Import DTS files for riscv from Linux 5.4
Requested by: mhorne
This commit is contained in:
commit
3995097fde
Notes:
svn2git
2020-12-20 02:59:44 +00:00
svn path=/head/; revision=355324
251
sys/gnu/dts/riscv/sifive/fu540-c000.dtsi
Normal file
251
sys/gnu/dts/riscv/sifive/fu540-c000.dtsi
Normal file
@ -0,0 +1,251 @@
|
|||||||
|
// SPDX-License-Identifier: (GPL-2.0 OR MIT)
|
||||||
|
/* Copyright (c) 2018-2019 SiFive, Inc */
|
||||||
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|
/dts-v1/;
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#include <dt-bindings/clock/sifive-fu540-prci.h>
|
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/ {
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||||||
|
#address-cells = <2>;
|
||||||
|
#size-cells = <2>;
|
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compatible = "sifive,fu540-c000", "sifive,fu540";
|
||||||
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aliases {
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serial0 = &uart0;
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serial1 = &uart1;
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ethernet0 = ð0;
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};
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chosen {
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||||||
|
};
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||||||
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cpus {
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#address-cells = <1>;
|
||||||
|
#size-cells = <0>;
|
||||||
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cpu0: cpu@0 {
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||||||
|
compatible = "sifive,e51", "sifive,rocket0", "riscv";
|
||||||
|
device_type = "cpu";
|
||||||
|
i-cache-block-size = <64>;
|
||||||
|
i-cache-sets = <128>;
|
||||||
|
i-cache-size = <16384>;
|
||||||
|
reg = <0>;
|
||||||
|
riscv,isa = "rv64imac";
|
||||||
|
status = "disabled";
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||||||
|
cpu0_intc: interrupt-controller {
|
||||||
|
#interrupt-cells = <1>;
|
||||||
|
compatible = "riscv,cpu-intc";
|
||||||
|
interrupt-controller;
|
||||||
|
};
|
||||||
|
};
|
||||||
|
cpu1: cpu@1 {
|
||||||
|
compatible = "sifive,u54-mc", "sifive,rocket0", "riscv";
|
||||||
|
d-cache-block-size = <64>;
|
||||||
|
d-cache-sets = <64>;
|
||||||
|
d-cache-size = <32768>;
|
||||||
|
d-tlb-sets = <1>;
|
||||||
|
d-tlb-size = <32>;
|
||||||
|
device_type = "cpu";
|
||||||
|
i-cache-block-size = <64>;
|
||||||
|
i-cache-sets = <64>;
|
||||||
|
i-cache-size = <32768>;
|
||||||
|
i-tlb-sets = <1>;
|
||||||
|
i-tlb-size = <32>;
|
||||||
|
mmu-type = "riscv,sv39";
|
||||||
|
reg = <1>;
|
||||||
|
riscv,isa = "rv64imafdc";
|
||||||
|
tlb-split;
|
||||||
|
cpu1_intc: interrupt-controller {
|
||||||
|
#interrupt-cells = <1>;
|
||||||
|
compatible = "riscv,cpu-intc";
|
||||||
|
interrupt-controller;
|
||||||
|
};
|
||||||
|
};
|
||||||
|
cpu2: cpu@2 {
|
||||||
|
compatible = "sifive,u54-mc", "sifive,rocket0", "riscv";
|
||||||
|
d-cache-block-size = <64>;
|
||||||
|
d-cache-sets = <64>;
|
||||||
|
d-cache-size = <32768>;
|
||||||
|
d-tlb-sets = <1>;
|
||||||
|
d-tlb-size = <32>;
|
||||||
|
device_type = "cpu";
|
||||||
|
i-cache-block-size = <64>;
|
||||||
|
i-cache-sets = <64>;
|
||||||
|
i-cache-size = <32768>;
|
||||||
|
i-tlb-sets = <1>;
|
||||||
|
i-tlb-size = <32>;
|
||||||
|
mmu-type = "riscv,sv39";
|
||||||
|
reg = <2>;
|
||||||
|
riscv,isa = "rv64imafdc";
|
||||||
|
tlb-split;
|
||||||
|
cpu2_intc: interrupt-controller {
|
||||||
|
#interrupt-cells = <1>;
|
||||||
|
compatible = "riscv,cpu-intc";
|
||||||
|
interrupt-controller;
|
||||||
|
};
|
||||||
|
};
|
||||||
|
cpu3: cpu@3 {
|
||||||
|
compatible = "sifive,u54-mc", "sifive,rocket0", "riscv";
|
||||||
|
d-cache-block-size = <64>;
|
||||||
|
d-cache-sets = <64>;
|
||||||
|
d-cache-size = <32768>;
|
||||||
|
d-tlb-sets = <1>;
|
||||||
|
d-tlb-size = <32>;
|
||||||
|
device_type = "cpu";
|
||||||
|
i-cache-block-size = <64>;
|
||||||
|
i-cache-sets = <64>;
|
||||||
|
i-cache-size = <32768>;
|
||||||
|
i-tlb-sets = <1>;
|
||||||
|
i-tlb-size = <32>;
|
||||||
|
mmu-type = "riscv,sv39";
|
||||||
|
reg = <3>;
|
||||||
|
riscv,isa = "rv64imafdc";
|
||||||
|
tlb-split;
|
||||||
|
cpu3_intc: interrupt-controller {
|
||||||
|
#interrupt-cells = <1>;
|
||||||
|
compatible = "riscv,cpu-intc";
|
||||||
|
interrupt-controller;
|
||||||
|
};
|
||||||
|
};
|
||||||
|
cpu4: cpu@4 {
|
||||||
|
compatible = "sifive,u54-mc", "sifive,rocket0", "riscv";
|
||||||
|
d-cache-block-size = <64>;
|
||||||
|
d-cache-sets = <64>;
|
||||||
|
d-cache-size = <32768>;
|
||||||
|
d-tlb-sets = <1>;
|
||||||
|
d-tlb-size = <32>;
|
||||||
|
device_type = "cpu";
|
||||||
|
i-cache-block-size = <64>;
|
||||||
|
i-cache-sets = <64>;
|
||||||
|
i-cache-size = <32768>;
|
||||||
|
i-tlb-sets = <1>;
|
||||||
|
i-tlb-size = <32>;
|
||||||
|
mmu-type = "riscv,sv39";
|
||||||
|
reg = <4>;
|
||||||
|
riscv,isa = "rv64imafdc";
|
||||||
|
tlb-split;
|
||||||
|
cpu4_intc: interrupt-controller {
|
||||||
|
#interrupt-cells = <1>;
|
||||||
|
compatible = "riscv,cpu-intc";
|
||||||
|
interrupt-controller;
|
||||||
|
};
|
||||||
|
};
|
||||||
|
};
|
||||||
|
soc {
|
||||||
|
#address-cells = <2>;
|
||||||
|
#size-cells = <2>;
|
||||||
|
compatible = "sifive,fu540-c000", "sifive,fu540", "simple-bus";
|
||||||
|
ranges;
|
||||||
|
plic0: interrupt-controller@c000000 {
|
||||||
|
#interrupt-cells = <1>;
|
||||||
|
compatible = "sifive,plic-1.0.0";
|
||||||
|
reg = <0x0 0xc000000 0x0 0x4000000>;
|
||||||
|
riscv,ndev = <53>;
|
||||||
|
interrupt-controller;
|
||||||
|
interrupts-extended = <
|
||||||
|
&cpu0_intc 0xffffffff
|
||||||
|
&cpu1_intc 0xffffffff &cpu1_intc 9
|
||||||
|
&cpu2_intc 0xffffffff &cpu2_intc 9
|
||||||
|
&cpu3_intc 0xffffffff &cpu3_intc 9
|
||||||
|
&cpu4_intc 0xffffffff &cpu4_intc 9>;
|
||||||
|
};
|
||||||
|
prci: clock-controller@10000000 {
|
||||||
|
compatible = "sifive,fu540-c000-prci";
|
||||||
|
reg = <0x0 0x10000000 0x0 0x1000>;
|
||||||
|
clocks = <&hfclk>, <&rtcclk>;
|
||||||
|
#clock-cells = <1>;
|
||||||
|
};
|
||||||
|
uart0: serial@10010000 {
|
||||||
|
compatible = "sifive,fu540-c000-uart", "sifive,uart0";
|
||||||
|
reg = <0x0 0x10010000 0x0 0x1000>;
|
||||||
|
interrupt-parent = <&plic0>;
|
||||||
|
interrupts = <4>;
|
||||||
|
clocks = <&prci PRCI_CLK_TLCLK>;
|
||||||
|
status = "disabled";
|
||||||
|
};
|
||||||
|
uart1: serial@10011000 {
|
||||||
|
compatible = "sifive,fu540-c000-uart", "sifive,uart0";
|
||||||
|
reg = <0x0 0x10011000 0x0 0x1000>;
|
||||||
|
interrupt-parent = <&plic0>;
|
||||||
|
interrupts = <5>;
|
||||||
|
clocks = <&prci PRCI_CLK_TLCLK>;
|
||||||
|
status = "disabled";
|
||||||
|
};
|
||||||
|
i2c0: i2c@10030000 {
|
||||||
|
compatible = "sifive,fu540-c000-i2c", "sifive,i2c0";
|
||||||
|
reg = <0x0 0x10030000 0x0 0x1000>;
|
||||||
|
interrupt-parent = <&plic0>;
|
||||||
|
interrupts = <50>;
|
||||||
|
clocks = <&prci PRCI_CLK_TLCLK>;
|
||||||
|
reg-shift = <2>;
|
||||||
|
reg-io-width = <1>;
|
||||||
|
#address-cells = <1>;
|
||||||
|
#size-cells = <0>;
|
||||||
|
status = "disabled";
|
||||||
|
};
|
||||||
|
qspi0: spi@10040000 {
|
||||||
|
compatible = "sifive,fu540-c000-spi", "sifive,spi0";
|
||||||
|
reg = <0x0 0x10040000 0x0 0x1000
|
||||||
|
0x0 0x20000000 0x0 0x10000000>;
|
||||||
|
interrupt-parent = <&plic0>;
|
||||||
|
interrupts = <51>;
|
||||||
|
clocks = <&prci PRCI_CLK_TLCLK>;
|
||||||
|
#address-cells = <1>;
|
||||||
|
#size-cells = <0>;
|
||||||
|
status = "disabled";
|
||||||
|
};
|
||||||
|
qspi1: spi@10041000 {
|
||||||
|
compatible = "sifive,fu540-c000-spi", "sifive,spi0";
|
||||||
|
reg = <0x0 0x10041000 0x0 0x1000
|
||||||
|
0x0 0x30000000 0x0 0x10000000>;
|
||||||
|
interrupt-parent = <&plic0>;
|
||||||
|
interrupts = <52>;
|
||||||
|
clocks = <&prci PRCI_CLK_TLCLK>;
|
||||||
|
#address-cells = <1>;
|
||||||
|
#size-cells = <0>;
|
||||||
|
status = "disabled";
|
||||||
|
};
|
||||||
|
qspi2: spi@10050000 {
|
||||||
|
compatible = "sifive,fu540-c000-spi", "sifive,spi0";
|
||||||
|
reg = <0x0 0x10050000 0x0 0x1000>;
|
||||||
|
interrupt-parent = <&plic0>;
|
||||||
|
interrupts = <6>;
|
||||||
|
clocks = <&prci PRCI_CLK_TLCLK>;
|
||||||
|
#address-cells = <1>;
|
||||||
|
#size-cells = <0>;
|
||||||
|
status = "disabled";
|
||||||
|
};
|
||||||
|
eth0: ethernet@10090000 {
|
||||||
|
compatible = "sifive,fu540-c000-gem";
|
||||||
|
interrupt-parent = <&plic0>;
|
||||||
|
interrupts = <53>;
|
||||||
|
reg = <0x0 0x10090000 0x0 0x2000
|
||||||
|
0x0 0x100a0000 0x0 0x1000>;
|
||||||
|
local-mac-address = [00 00 00 00 00 00];
|
||||||
|
clock-names = "pclk", "hclk";
|
||||||
|
clocks = <&prci PRCI_CLK_GEMGXLPLL>,
|
||||||
|
<&prci PRCI_CLK_GEMGXLPLL>;
|
||||||
|
#address-cells = <1>;
|
||||||
|
#size-cells = <0>;
|
||||||
|
status = "disabled";
|
||||||
|
};
|
||||||
|
pwm0: pwm@10020000 {
|
||||||
|
compatible = "sifive,fu540-c000-pwm", "sifive,pwm0";
|
||||||
|
reg = <0x0 0x10020000 0x0 0x1000>;
|
||||||
|
interrupt-parent = <&plic0>;
|
||||||
|
interrupts = <42 43 44 45>;
|
||||||
|
clocks = <&prci PRCI_CLK_TLCLK>;
|
||||||
|
#pwm-cells = <3>;
|
||||||
|
status = "disabled";
|
||||||
|
};
|
||||||
|
pwm1: pwm@10021000 {
|
||||||
|
compatible = "sifive,fu540-c000-pwm", "sifive,pwm0";
|
||||||
|
reg = <0x0 0x10021000 0x0 0x1000>;
|
||||||
|
interrupt-parent = <&plic0>;
|
||||||
|
interrupts = <46 47 48 49>;
|
||||||
|
clocks = <&prci PRCI_CLK_TLCLK>;
|
||||||
|
#pwm-cells = <3>;
|
||||||
|
status = "disabled";
|
||||||
|
};
|
||||||
|
|
||||||
|
};
|
||||||
|
};
|
96
sys/gnu/dts/riscv/sifive/hifive-unleashed-a00.dts
Normal file
96
sys/gnu/dts/riscv/sifive/hifive-unleashed-a00.dts
Normal file
@ -0,0 +1,96 @@
|
|||||||
|
// SPDX-License-Identifier: (GPL-2.0 OR MIT)
|
||||||
|
/* Copyright (c) 2018-2019 SiFive, Inc */
|
||||||
|
|
||||||
|
#include "fu540-c000.dtsi"
|
||||||
|
|
||||||
|
/* Clock frequency (in Hz) of the PCB crystal for rtcclk */
|
||||||
|
#define RTCCLK_FREQ 1000000
|
||||||
|
|
||||||
|
/ {
|
||||||
|
#address-cells = <2>;
|
||||||
|
#size-cells = <2>;
|
||||||
|
model = "SiFive HiFive Unleashed A00";
|
||||||
|
compatible = "sifive,hifive-unleashed-a00", "sifive,fu540-c000";
|
||||||
|
|
||||||
|
chosen {
|
||||||
|
stdout-path = "serial0";
|
||||||
|
};
|
||||||
|
|
||||||
|
cpus {
|
||||||
|
timebase-frequency = <RTCCLK_FREQ>;
|
||||||
|
};
|
||||||
|
|
||||||
|
memory@80000000 {
|
||||||
|
device_type = "memory";
|
||||||
|
reg = <0x0 0x80000000 0x2 0x00000000>;
|
||||||
|
};
|
||||||
|
|
||||||
|
soc {
|
||||||
|
};
|
||||||
|
|
||||||
|
hfclk: hfclk {
|
||||||
|
#clock-cells = <0>;
|
||||||
|
compatible = "fixed-clock";
|
||||||
|
clock-frequency = <33333333>;
|
||||||
|
clock-output-names = "hfclk";
|
||||||
|
};
|
||||||
|
|
||||||
|
rtcclk: rtcclk {
|
||||||
|
#clock-cells = <0>;
|
||||||
|
compatible = "fixed-clock";
|
||||||
|
clock-frequency = <RTCCLK_FREQ>;
|
||||||
|
clock-output-names = "rtcclk";
|
||||||
|
};
|
||||||
|
};
|
||||||
|
|
||||||
|
&uart0 {
|
||||||
|
status = "okay";
|
||||||
|
};
|
||||||
|
|
||||||
|
&uart1 {
|
||||||
|
status = "okay";
|
||||||
|
};
|
||||||
|
|
||||||
|
&i2c0 {
|
||||||
|
status = "okay";
|
||||||
|
};
|
||||||
|
|
||||||
|
&qspi0 {
|
||||||
|
status = "okay";
|
||||||
|
flash@0 {
|
||||||
|
compatible = "issi,is25wp256", "jedec,spi-nor";
|
||||||
|
reg = <0>;
|
||||||
|
spi-max-frequency = <50000000>;
|
||||||
|
m25p,fast-read;
|
||||||
|
spi-tx-bus-width = <4>;
|
||||||
|
spi-rx-bus-width = <4>;
|
||||||
|
};
|
||||||
|
};
|
||||||
|
|
||||||
|
&qspi2 {
|
||||||
|
status = "okay";
|
||||||
|
mmc@0 {
|
||||||
|
compatible = "mmc-spi-slot";
|
||||||
|
reg = <0>;
|
||||||
|
spi-max-frequency = <20000000>;
|
||||||
|
voltage-ranges = <3300 3300>;
|
||||||
|
disable-wp;
|
||||||
|
};
|
||||||
|
};
|
||||||
|
|
||||||
|
ð0 {
|
||||||
|
status = "okay";
|
||||||
|
phy-mode = "gmii";
|
||||||
|
phy-handle = <&phy0>;
|
||||||
|
phy0: ethernet-phy@0 {
|
||||||
|
reg = <0>;
|
||||||
|
};
|
||||||
|
};
|
||||||
|
|
||||||
|
&pwm0 {
|
||||||
|
status = "okay";
|
||||||
|
};
|
||||||
|
|
||||||
|
&pwm1 {
|
||||||
|
status = "okay";
|
||||||
|
};
|
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